Banner EZ-SCREEN­ Safety Light Curtain Systems - Handbuch (Seite 73)

EZ-SCREEN ® -Typ-2-System Anhang 2
BEDIENUNGSHANDBUCH - EUROPÄISCHE VERSION 119243 Rev. A 29.11.06 65
A2 ZEITABLAUFDIAGRAMME
A.2.1 ZEITABLAUF BEI SYSTEMEN MIT
SCHALTAUSGANG
Zur zuverlässigen Erzeugung eines Funktionstests des für
Schaltausgang konfigurierten EZ-SCREEN-Typ-2-Systems und
seines Anschlusses muss der TEST-/RESET-Eingang (Pin 8)
länger als 0,25 s geöffnet sein. Zeiten unter 0,25 s sollten igno-
riert werden. Sobald der TEST-/RESET-Eingang (Pin 8) wieder
geschlossen und das Schutzfeld frei ist, gehen die OSSD-Aus-
gänge AN (siehe
Abbildung 33 auf Seite 65 ).
A.2.2 ZEITABLAUF BEIM TEST VON SYSTEMEN
MIT VERRIEGELUNGSAUSGANG
Zur zuverlässigen Erzeugung eines Funktionstests des für Ver-
riegelungsausgang konfigurierten EZ-SCREEN-Typ-2-Systems
und seines Anschlusses muss der TEST-/RESET-Eingang
(Pin 8) länger als 0,25 s geöffnet sein. Zeiten unter 0,25 s soll-
ten ignoriert werden. Um einen Sperrzustand beim Einschalten
(Anlauf), einen Verriegelungszustand mit Wiederanlaufsperre
(Wiederanlauf) oder einen Sperrzustand bei einem Fehler (Re-
set) aufzuheben, muss das Schutzfeld freigemacht und der
TEST-/RESET-Eingang (Pin 8) für mehr als 0,25 s geöffnet und
dann wieder geschlossen werden. Wenn das Schutzfeld frei ist,
gehen die OSSD-Ausgänge AN (siehe
Abbildung 34 auf
Seite 65 ).
A.2.3 ZEITABLAUF BEI SYSTEMEN MIT
SCHALTAUSGANG BEI SPERRZUSTAND/
RESET UND SYSTEMEN MIT VERRIEGE-
LUNGSAUSGANG BEI ANLAUF/WIEDER-
ANLAUF
Um einen Sperrzustand beim Einschalten (Anlauf), einen Verrie-
gelungszustand mit Wiederanlaufsperre (Wiederanlauf) oder ei-
nen Sperrzustand bei einem Fehler (Reset) aufzuheben, muss
das Schutzfeld freigemacht und der TEST-/RESET-Eingang (Pin
8) für mehr als 0,25 s geöffnet und dann wieder geschlossen
werden. Wenn das Schutzfeld frei ist, gehen die OSSD-Ausgän-
ge AN (siehe
Abbildung 35 auf Seite 65 ).
Abbildung 33 Test-Zeitablaufdiagramm für Systeme mit Schaltausgang
AN
AUS
24 VDC
0 VDC
0,25 s 0,25 s
TEST
AUSGANGS-
STATUS
Abbildung 34 Test-Zeitablaufdiagramm für Systeme mit
Verriegelungsausgang
AN
AUS
24 VDC
0 VDC
0,25 s 0,25 s
TEST
0,25 s 0,25 s
AUS-
GANGS-
Abbildung 35 Anlauf-/Reset-Zeitablaufdiagramm für Systeme mit
AUS
24 VDC
0 VDC
0,25 s 0,25 s
ANLAUF
AUSGANGS-
STATUS